集电极开路门电路及三态门电路的研究
本文档由 骊威也不错 分享于2009-03-09 03:15
态门实现总线实验时,三态门的使能端,不能有一个以上同时接低电平"0",否则会使电路出错¸ 4,CMOS集成电路的多余输入端绝对不能悬空,否则会引入干扰导致电路输出状态不确定¸ B A & & & C D F RL 2kΩ 5V 12V TTL CMOS¸¸¸
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